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a3分别对应的值为b1,对每一部分修改可以看到修

时间:2019-12-21 19:57来源:操作系统
如题我在用modelsim仿真的时候总是会提示有这样的错误:#**Error:(vlog-13069)G:/FPGA_Practice/test/Verilog2.v(21):near"#":syntaxerror,unexpected'#'.而我的测试代码如下:`timescale1ns/1psmoduletest_tb();rega,b;wire

如题我在用modelsim仿真的时候总是会提示有这样的错误:#**Error:(vlog-13069)G:/FPGA_Practice/test/Verilog2.v(21):near"#":syntaxerror,unexpected'#'.而我的测试代码如下:`timescale1ns/1psmoduletest_tb();rega,b;wireout1;testU1(.a(a),.b(b),.out1(out1));always#100a=~a;#200b=~b;initialbegina=1'b0;b=1'b0;endendmodule

dict_b['a4']='null'

4'd6:{a[1],b[1],c[1],d[1],e[1],f[1],g[1]}=7'b1011111;

dict_b.update(dict_a)

dict_a={}

endcase

vs=dict_a.values()

vs=dict.values(dict_a)

begin

print(dict_a)

#19.将json_c转换为字典类型 命名为dict_c 打印输出 dict_c及其数据类型

end

print(dict_c,type(dict_c))

dict_a.pop('a1')

end

以下为输出结果:

#8.打印输出dict_a

reg[3:0] a,b,c,d,e,f,g;

print(vs,type(vs))

print(vs, type(vs))

4'd9:{a[0],b[0],c[0],d[0],e[0],f[0],g[0]}=7'b1111011;

dict_a['a3']='b1'

#导入json模块

4'd0:{a[1],b[1],c[1],d[1],e[1],f[1],g[1]}=7'b1111110;

print(json_c,type(json_c))

print(dict_b.get('a4','不在'))

4'd1:{a[2],b[2],c[2],d[2],e[2],f[2],g[2]}=7'b0110000;

print(dict_a)

ks=dict.keys(dict_a)

4'd5:{a[2],b[2],c[2],d[2],e[2],f[2],g[2]}=7'b1011011;

dict_b=dict()

#17.将dict_b转化为json类型 命名为变量 json_c

case(TIME_B[3:0])

dict_a.pop('a1')

dict_a['a2']='b2'

reg[2:0] LIGHT_A,LIGHT_B;

dict_c=json.loads(json_c)

#6.执行代码print(dict_a.items()) 观察输出结果

4'd3:{a[3],b[3],c[3],d[3],e[3],f[3],g[3]}=7'b1111001;

dict_a['a1']='b3'

print(dict_b.get('a1','不在'))

default:{a[2],b[2],c[2],d[2],e[2],f[2],g[2]}=7'bx;

# dd=dict_a["a1"]

dict_keys(['a1', 'a2', 'a3'])dict_values(['b1', 'b2', 'b3'])dict_items([('a1', 'b1'), ('a2', 'b2'), ('a3', 'b3')]){'a1': 'b3', 'a2': 'b2', 'a3': 'b1'}{'a2': 'b2', 'a3': 'b1'}{'a2': 'b2', 'a3': 'b1'}不在不在a1{'a2': 'b2', 'a3': 'b1', 'a1': 'a1', 'a4': 'null'}{"a2": "b2", "a3": "b1", "a1": "a1", "a4": "null"}{'a2': 'b2', 'a3': 'b1', 'a1': 'a1', 'a4': 'null'}

case(TIME_A[7:4])

dict_a={}

澳门新濠3559,dict_b['a1']='a1'

4'd1:{a[1],b[1],c[1],d[1],e[1],f[1],g[1]}=7'b0110000;

# dict_a['a3']='b3'

a1=dict_b.get('a1')

4'd4:{a[3],b[3],c[3],d[3],e[3],f[3],g[3]}=7'b0110011;

# dict_a['a2']='b2'

#15.a4如不存在dict_b中,将a4对应的值默认为'null',并添加到dict_b中,key为'a4'

4'd3:{a[0],b[0],c[0],d[0],e[0],f[0],g[0]}=7'b1111001;

print(dict_b)

dict_a['a3']='b3'

begin

print(a1)

dict_c=json.loads(json_c)

begin

json_c=json.dumps(dict_b)

print(dict_b)

end

{'a1': 'b1', 'a2': 'b2', 'a3': 'b3'}dict_keys(['a1', 'a2', 'a3'])dict_values(['b1', 'b2', 'b3'])dict_items([('a1', 'b1'), ('a2', 'b2'), ('a3', 'b3')]){'a1': 'b3', 'a2': 'b2', 'a3': 'b1'}{'a2': 'b2', 'a3': 'b1'}{'a2': 'b2', 'a3': 'b1'}None{'a2': 'b2', 'a3': 'b1', 'a1': None}{'a2': 'b2', 'a3': 'b1', 'a1': None, 'a4': 'null'}{"a2": "b2", "a3": "b1", "a1": null, "a4": "null"}{'a2': 'b2', 'a3': 'b1', 'a1': None, 'a4': 'null'}

print('a1')

4'd2:{a[1],b[1],c[1],d[1],e[1],f[1],g[1]}=7'b1101101;

print(dict_a)

#9.删除字典dict_a中a1对应的值

assign TIME_A=numa;

print(dict_b,type(dict_b))

#16.打印dict_b及其数据类型

reg tempa,tempb;

ks=dict_a.keys()

dict_a['a3']='b1'

4'd7:{a[2],b[2],c[2],d[2],e[2],f[2],g[2]}=7'b1110000;

dict_b['a1']=a1

dict_b.update(dict_a)

begin

  ared <=8'd45;

  ayellow <=8'd05;

  agreen <=8'd40;

  bred <=8'd45;

  byellow <=8'd05;

  bgreen <=8'd40;

end

# dict_a['a1']=dict_a['a3']

print(dict_a)

always @(TIME_B)

a1=dict_b.get('a1')

#3.给dict_a 添加3个key a1,a2,a3分别对应的值为b1,b2,b3

assign TIME_B=numb;

print(dict_b)

#4.获取dict_a所有的key,命名变量ks,打印输出ks及ks的数据类型

自制交通灯控制器加倒计时功能:

dict_a={'a1':'b1','a2':'b2','a3':'b3'}

#14.将13题变量a1 添加到dict_b中,key为'a1'

4'd8:{a[0],b[0],c[0],d[0],e[0],f[0],g[0]}=7'b1111111;

a4=dict_b.get('a4','null')

print(ks)

4'd1:{a[0],b[0],c[0],d[0],e[0],f[0],g[0]}=7'b0110000;

print(ks,type(ks))

#12.打印dict_b 并观察a1和a4是否在dict_b中

always @(TIME_A)

dict_b['a4']=a4

dict_a['a1']='b3'

module traffic(CLK,EN,LIGHT_A,LIGHT_B,TIME_A,TIME_B,a,b,c,d,e,f,g);

print(dict_a.items())

import json

4'd8:{a[1],b[1],c[1],d[1],e[1],f[1],g[1]}=7'b1111111;

# dict_a['a1']='b1'

print(type(dict_c))

reg[5:0] ared,ayellow,agreen,bred,byellow,bgreen;

# dict_a['a3']=dd

# dict_b 是字典,显示类型dict

input CLK,EN;

importjson

print(dict_a)

always @(posedge CLK)

print(dict_c)

4'd6:{a[3],b[3],c[3],d[3],e[3],f[3],g[3]}=7'b1011111;

# json_c 是字符串,显示类型str

endmodule

dict_b={}

4'd6:{a[2],b[2],c[2],d[2],e[2],f[2],g[2]}=7'b1011111;

dict_a={'a1':'b1', 'a2':'b2', 'a3':'b3'}

4'd4:{a[0],b[0],c[0],d[0],e[0],f[0],g[0]}=7'b0110011;

dict_a['a1']='b1'

4'd5:{a[3],b[3],c[3],d[3],e[3],f[3],g[3]}=7'b1011011;

print(json_c, type(json_c))

4'd1:{a[3],b[3],c[3],d[3],e[3],f[3],g[3]}=7'b0110000;

#10.打印输出dict_a

4'd7:{a[3],b[3],c[3],d[3],e[3],f[3],g[3]}=7'b1110000;

#7.将a1和a3对应的值对换

endcase

json_c=json.dumps(dict_b)

4'd3:{a[1],b[1],c[1],d[1],e[1],f[1],g[1]}=7'b1111001;

#18.打印json_c及其数据类型 观察16题打印结果和18题结果 将不同之处指明

4'd8:{a[3],b[3],c[3],d[3],e[3],f[3],g[3]}=7'b1111111;

#5.打印dict_a所有的value 命名变量vs,打印输出vs及vs的数据类型

4'd8:{a[2],b[2],c[2],d[2],e[2],f[2],g[2]}=7'b1111111;

#2.定义一个空字典dict_a,空字典dict_b

4'd9:{a[3],b[3],c[3],d[3],e[3],f[3],g[3]}=7'b1111011;

print(type(ks))

always @(TIME_A)

#13.a1如不存在dict_b中,输入以下代码 a1=dict_b.get('a1') 并打印变量a1

if(!EN)

# 11.将此时的dict_a数据更新到dict_b

4'd0:{a[0],b[0],c[0],d[0],e[0],f[0],g[0]}=7'b1111110;


always @(EN)

print(dict_a.items())

default:{a[1],b[1],c[1],d[1],e[1],f[1],g[1]}=7'bx;

print(dict_b, type(dict_b))

4'd4:{a[2],b[2],c[2],d[2],e[2],f[2],g[2]}=7'b0110011;

4'd7:{a[1],b[1],c[1],d[1],e[1],f[1],g[1]}=7'b1110000;

4'd2:{a[2],b[2],c[2],d[2],e[2],f[2],g[2]}=7'b1101101;

reg[7:0] numa,numb;

4'd2:{a[0],b[0],c[0],d[0],e[0],f[0],g[0]}=7'b1101101;

4'd0:{a[3],b[3],c[3],d[3],e[3],f[3],g[3]}=7'b1111110;

default:{a[0],b[0],c[0],d[0],e[0],f[0],g[0]}=7'bx;

4'd2:{a[3],b[3],c[3],d[3],e[3],f[3],g[3]}=7'b1101101;

  if(EN)

     begin

        if(!tempa)

            begin

               tempa<=1;

                  case(counta)

                 0: begin numa<=ared; LIGHT_A<=4; counta<=1; end

                 1: begin numa<=agreen; LIGHT_A<=1; counta<=2; end

                 2:begin numa<=ayellow; LIGHT_A<=2;counta<=0; end

                  default: LIGHT_A<=4;

                  endcase

           end

       else

          begin

            if(numa>=1)

            if(numa[3:0]==0)

               begin

                  numa[3:0]<=9;

                  numa[7:4]<=numa[7:4]-1;

               end

            else numa[3:0]<=numa[3:0]-1;

           if (numa==0) tempa<=0;

          end

       end

    else

       begin

         LIGHT_A<=4;

         counta<=0;

         tempa<=0;

       end

end
  if (EN)

     begin

        if(!tempb)

            begin

               tempb<=1;

               case (countb)

                0: begin numb<=bgreen; LIGHT_B<=1; countb<=1; end

                1:begin numb<=byellow; LIGHT_B<=2; countb<=2; end

                2: begin numb<=bred; LIGHT_B<=4; countb<=0; end

                  default: LIGHT_B<=1;

               endcase

            end

        else

           begin

             if(numb>=1)

             if(!numb[3:0])

                 begin

                   numb[3:0]<=9;

                   numb[7:4]<=numb[7:4]-1;

                 end

             else numb[3:0]<=numb[3:0]-1;

            if(numb==0) tempb<=0;

          end

       end

   else

      begin

         LIGHT_B<=4;

         tempb<=0;

         countb<=0;

      end

end

4'd0:{a[2],b[2],c[2],d[2],e[2],f[2],g[2]}=7'b1111110;

endcase

case(TIME_B[7:4])

4'd3:{a[2],b[2],c[2],d[2],e[2],f[2],g[2]}=7'b1111001;

4'd9:{a[2],b[2],c[2],d[2],e[2],f[2],g[2]}=7'b1111011;

4'd5:{a[1],b[1],c[1],d[1],e[1],f[1],g[1]}=7'b1011011;

无论是课程设计,还是实验课,最好的方法就是在FPGA实验板上进行测试实验,这样可以看到实际交通灯的效果。对每一部分修改可以看到修改的效果,知道程序的修改带来的效果,那样比只看代码要理解的更深刻。
在设计中最好是分模块设计,状态控制,脉冲发生等部分,对每个模块的调试书写时要特别注意每位的意义,尤其在软件绑定引脚时,每个输入输出信号的绑定,引脚的输入输出特性等,要与实际代码中的相符,在调试中不断发现问题,解决问题。

begin

4'd5:{a[0],b[0],c[0],d[0],e[0],f[0],g[0]}=7'b1011011;

end

下面附上代码部分:

default:{a[3],b[3],c[3],d[3],e[3],f[3],g[3]}=7'bx;

begin

output[7:0] TIME_A,TIME_B;

reg[1:0] counta,countb;

always @(TIME_B)

begin

case(TIME_A[3:0])

4'd9:{a[1],b[1],c[1],d[1],e[1],f[1],g[1]}=7'b1111011;

always @(posedge CLK)

4'd6:{a[0],b[0],c[0],d[0],e[0],f[0],g[0]}=7'b1011111;

endcase

output[2:0] LIGHT_A,LIGHT_B;

4'd4:{a[1],b[1],c[1],d[1],e[1],f[1],g[1]}=7'b0110011;

4'd7:{a[0],b[0],c[0],d[0],e[0],f[0],g[0]}=7'b1110000;

output[3:0] a,b,c,d,e,f,g;

编辑:操作系统 本文来源:a3分别对应的值为b1,对每一部分修改可以看到修

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